本篇目录：
- 1、在VHDL的IEEE标准库中,预定义的标准逻辑数据STD_LOGIC有几种逻辑值...
- 2、请帮我注释这个VHDL程序
- 3、VHDL语言问题
- 4、用VHDL语言做基于CPLD的数据采集控制系统
- 5、VHDL是什么?
- 6、VHDL中的问题
在VHDL的IEEE标准库中,预定义的标准逻辑数据STD_LOGIC有几种逻辑值...
1、port --端口 (clk：in std_logic；--clk为端口名，in 为端口类型，这里是输入，std_logic指的是标准逻辑数据类型。
2、而在利用标准逻辑型对端口或信号进行说明以前，在整个程序的最开始，必须有如下调用语句。LIBRARY IEEE；USE IEEE.STD_LOGIC_116ALL；STD_LOGIC_1164程序包，其中预定义内容为STD_LOGIC，STD_LOGIC_VECTOR等数据类型。
3、VHDL 提供了6种预定义的运算操作符：赋值运算符：赋值运算符用来给信号、变量和常数赋值。
请帮我注释这个VHDL程序
1、out才可以输出。我们可以把这个移位寄存器看做一个黑箱子，黑箱子对外只有3个端口，分别是data_in 、 clk 、data_out ，就是在实体中定义的三个端口。而信号q是封装在黑箱子内部的，外面看不到。
2、【答案】：格式：--注释内容 “--”断续划线，该划线是注释符，注释符右边的英文或中文均无语言意义，只起注释作用，帮助记忆或帮助阅读。
3、楼主的程序不完整，缺少对 automusic speaker 两个元件的说明，故具体它的功能没法做出准确port map 是元件例化语句的组成部分。
VHDL语言问题
1、简单并行赋值语句：等效于于一条缩写的进程语句，因为语句中任何信号的变化都将启动相关并行语句的赋值操作。
2、主要原因是你unsigned调用arith库时找不到对应“=”号相匹配的类型比较函数，“000100100011010001010110”是std_logic_vecter(downto/to)类型，不能直接和unsigned类型比较，需要转化成十进制。
3、VHDL中的if语句和case语句都是顺序语句，因此，描述的顺序不同，对应的硬件也是不同的。这与并行语句是不一样的。
4、这个语句是个并行信号赋值语句，因此在这个并行语句当中，只能对y赋值一次，也就是说，在这个语句当中只能存在一个赋值号“=”。你的描述中，一个并行赋值语句却存在两个赋值号，所以出现错误。
用VHDL语言做基于CPLD的数据采集控制系统
设计要求用一片CPLD/FPGA，模数转换控制器ADC和LED显示器构成一个数据采集系统，用CPLD/FPGA实现数据采集中对A/D 转换，数据运算，及有关数据的显示控制。课题除了学习相应的硬件知识外，还要学习如何使用VHDL语言设计可编程逻辑器件。
CPLD没用过。用过FPGA。FPGA和ADC相连主要是数据线、ADC的DCO、以及SPI控制线。里面程序编写主要是以ADC的DCO时钟来寄存数据线上传输的数据。以后内部处理就与ADC没有关系了。
VHDL语言的设计主要有三个设计方向：一是模块设计，信号输出后，进行信号转换，同时对信号进行完整存储；第二设计模块有效采集各种脉冲输入模块数据，方便产生计数器、定时器等控制信号。
本文用Verilog HDL设计了一个交通灯控制系统，主干道交通灯按绿－黄－红变化，支干道交通灯按红－绿－黄变化。
下面以μC/OSII为操作系统平台，基于ARM7系列处理器，对一种高性能的数据采集系统开发进行探索。
VHDL是什么?
VHDL 就是 VHSIC Hardware Description Language 的缩写，而 VHSIC 就是 Very High Speed Integrated Circuit 的缩写，其意义就是非常高速积体电路。所以 VHDL 就是非常高速积体电路的硬体描述语言。
VHDL是超高速集成电路硬件描述语言Very High Speed Integrated Circuit Hardware Description Language的英文缩写。
VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。
VHDL中的问题
还有一个使电路复杂化的原因是逻辑电路的输入项太多以致需占用过多的面积。我们从图3和图4两个相同功能的逻辑电路和他们对应的VHDL描述来分析。
简单并行赋值语句：等效于于一条缩写的进程语句，因为语句中任何信号的变化都将启动相关并行语句的赋值操作。
你在进程语句process中选择了可选项敏感信号表(clkin)，同时在进程体中又使用了wait语句，这是不被VHDL语法所允许的。进程语句process中的可选项敏感信号表，其作用相当于一个隐含的wait语句。
到此，以上就是小编对于vhdl ide的问题就介绍到这了，希望介绍的几点解答对大家有用，有任何问题和不懂的，欢迎各位老师在评论区讨论，给我留言。
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